Los investigadores del Laboratorio de Cambridge de Hitachi (HCL), en colaboración con socios académicos de la Universidad de Cambridge, el University College de Londres y el Instituto de Investigación de Electrónica y Tecnologías de la Información de Grenoble (CEA-LETI), han desarrollado y demostrado un circuito electrónico híbrido para computadora cuántica.
El proyecto tiene como objetivo abordar una barrera conocida como problema I/O (problema de entrada y salida o problema E/S) a la hora de realizar una computadora cuántica práctica a gran escala, de acuerdo a lo informado desde Hitachi Europe, subsidiaria de Hitachi.
El circuito electrónico híbrido, inspirado en la arquitectura de Memoria de Acceso Aleatorio Dinámico (DRAM), combina dispositivos convencionales y cuánticos en un chip que utiliza tecnología CMOS (Semiconductor Complementario de Óxido Metálico, en español) para entregar señales de entrada y salida a procesadores cuánticos manteniendo el número de conexiones.
Manejable y, por lo tanto, reduciendo la complejidad de la arquitectura de computación cuántica, esta innovación representa otro hito en los esfuerzos mundiales actuales para la realización de una computadora cuántica práctica a prueba de fallas a gran escala.
“Las computadoras Quantum prometen resolver algunos de los problemas informáticos más desafiantes, como la simulación de nuevos materiales, productos químicos y medicamentos revolucionarios”.
Con esta investigación del HCL se ha demostrado que ahora es posible construir pequeños procesadores cuánticos en una variedad de plataformas de hardware y que sus capacidades computacionales se acercan a las supercomputadoras.
Para abordar las simulaciones computacionales más exigentes, sin embargo, se piensa que una computadora cuántica tolerante a fallas a gran escala podría requerir 10 millones de bits cuánticos (qubits) para ejecutar los cálculos más complejos, un número mayor al que la tecnología actual puede soportar.
Arquitectura cuántica
Un desafío importante en la búsqueda de construir esa computadora cuántica, a gran escala, es cómo reducir la complejidad de la arquitectura de computación cuántica.
Por ejemplo, este desafío implica la gestión eficiente de la entrada y salida (I/O) de los datos y la reducción de los elementos del circuito (problema I/O). Los qubits, en los procesadores cuánticos actuales de estado sólido, se conectan uno por uno de manera muy similar a la forma en que se cablearon los componentes discretos en las primeras computadoras.
“Como el número de conexiones aumentó exponencialmente, esto representó un desafío para las computadoras convencionales que se resolvió mediante la invención del circuito integrado que permitió que muchos más componentes con múltiples funcionalidades se integraran en un chip del mismo tamaño”.
Se ha detallado que, de manera similar, el número de conexiones también aumentará y complicará la arquitectura del procesador a medida que las computadoras cuánticas se vuelvan cada vez más complejas con un mayor número de qubits.
Mientras las computadoras cuánticas aumentan de tamaño, además, eventualmente se volverán incompatibles con los sistemas de soporte actuales que mantienen los chips cuánticos a temperaturas cercanas al cero absoluto (donde las computadoras cuánticas funcionan mejor).
El equipo, para abordar el problema I/O, ha utilizado la tecnología CMOS para fabricar un circuito electrónico híbrido que combina dispositivos digitales, analógicos y cuánticos que funcionan a 10 milikelvin (temperatura absoluta).
“El circuito, que contiene dispositivos cuánticos interconectados por transistores digitales, simplifica la arquitectura del procesador, ya que permite el enrutamiento eficiente de las señales de lectura y reduce el número de sensores para la lectura”.
El proyecto del HCL ha demostrado que estos circuitos se pueden usar para enrutar señales de manera eficiente a los dispositivos cuánticos. Además, con el circuito electrónico híbrido, el equipo ha mostrado cómo reducir la cantidad de sensores necesarios para la lectura, al conectar dinámicamente los dispositivos cuánticos a un solo resonador de lectura.
Aspectos claves del trabajo
En DRAM, la arquitectura de la memoria se divide en celdas, cada una con un capacitor de almacenamiento de información, de acuerdo a la publicación de Hitachi Europe.
“Las señales digitales se envían a estos condensadores a través de transistores de control para permitir la lectura y escritura de la información con un número reducido de entradas”.
El capacitor, en este trabajo, fue reemplazado por un dispositivo cuántico capaz de almacenar electrones individuales, el elemento de computación básico de una computadora cuántica basada en silicio, y se fabricó utilizando la misma tecnología CMOS que los transistores de enrutamiento.
El equipo del HCL además ha demostrado dos de estas celdas, controladas por una sola línea de entrada y leídas secuencialmente por un solo sensor analógico, un sensor basado en compuerta, específicamente diseñado para los dispositivos cuánticos.
“Los chips se fabricaron en CEA-LETI utilizando procesos industriales CMOS. El uso de CMOS para la computación cuántica llevará a una reducción del costo de producción y facilitará la comercialización a escala en el futuro”.
Se ha precisado que este trabajo del HCL ha sido financiado por el programa de investigación e innovación Horizonte 2020 de la Unión Europea, en virtud de un acuerdo de subvención. Los resultados del estudio han sido publicados durante el segundo semestre de 2019 Nature Electronics.
